半导体设备的下一个金矿，藏在封装厂里
先进封装，正成为近日半导体市场的行业热词。一边是光刻机龙头ASML正式把枪口对准先进封装，一边是博通开始出货 3.5D XDSiP 先进封装平台首款 SoC 芯片。
这一系列动作的背后，指向一个清晰的行业共识：摩尔定律步入下半场，单纯依靠制程微缩的路径已然越走越窄。而先进封装，正成为半导体产业未来十年的关键增长极，也是行业核心竞争的全新赛道。
要理解这一变革的必然性，需先穿透先进制程瓶颈下，芯片行业面临的两大核心困局。
芯片微缩，走进死胡同
过去半个多世纪，半导体产业的核心叙事始终围绕“晶体管微缩”展开。每一次制程工艺的迭代（从28nm到7nm，再到3nm、2nm），本质都是通过缩小晶体管尺寸，在单一芯片晶圆上集成更多晶体管，从而实现性能提升、功耗降低的“双重红利”。这一逻辑支撑了行业数十年的高速增长，成为芯片产业发展的核心驱动力。
但如今，这条被验证无数次的赛道，已触达不可逾越的天花板。
从物理层面看，当晶体管尺寸逼近原子量级，传统的硅基CMOS技术面临根本性挑战：晶体管栅极漏电问题日益严重，量子隧穿效应导致芯片稳定性大幅下降，信号传输延迟难以优化。即便是目前最先进的3nm工艺，其晶体管密度已接近物理极限，进一步微缩带来的性能增益已呈边际递减——每推进一纳米，所需的技术突破难度呈指数级上升。
从成本角度看，先进芯片制造依赖极紫外光刻（EUV）等核心设备，而全球仅少数企业能掌握EUV技术，设备采购成本超1.5亿美元/台。同时，制程微缩对原材料纯度、生产环境洁净度的要求近乎苛刻，进一步推高了晶圆厂的运营成本。这一点，从台积电的晶圆报价中便可读出：
物理极限的束缚与经济成本的重压，共同宣告了“单一依赖制程微缩”的时代走向终结。技术路径的瓶颈，倒逼行业跳出“尺寸之争”，寻找新的性能提升路径。
而先进封装，正是破解这双重困局的最佳答案。
先进封装的战场，早已泾渭分明
先进封装的核心逻辑，是“异构集成、系统重构”——它不再执着于单芯片的制程精进，而是通过封装级的技术创新，实现多芯片、异质芯片的高效整合，用系统级的全局优化，弥补单芯片的性能短板。
目前全球主流的先进封装技术，主要分为四大路线，每条路线都有自己明确的核心战场、解决的核心矛盾，以及对应的产业格局。
第一条路线，是2.5D/3D封装，该技术也是当前高端算力的核心载体。作为AI大模型、HPC、高端GPU的刚需技术，2.5D/3D封装主攻极致互联带宽与超低延迟，直接决定高端算力芯片的性能释放。
其中，2.5D封装通过中介层实现了高密度互连—— 中介层多采用硅或玻璃材料，通过重布线层（RDL）与硅通孔（TSV）构建精细互连网络，芯片先与中介层键合，再通过中介层连接至基板。硅中介层的布线密度远高于传统有机基板，可实现微米级线宽与线距，大幅缩短芯片间互连距离，使信号带宽提升 3-5 倍，功耗降低 40% 左右；而玻璃中介层凭借更低的介电损耗与更优的热稳定性，成为下一代 2.5D 封装的核心材料方向。典型应用包括 AI 加速卡、高端 GPU（如 NVIDIA H100）、数据中心芯片，台积电 CoWoS、英特尔 EMIB 等技术均是 2.5D 封装的成熟代表，目前已实现大规模量产。
3D 封装则彻底打破平面限制，以“垂直堆叠” 实现集成密度的质的飞跃，是高端封装的核心形态。其核心逻辑是将多片芯片（逻辑芯片、内存芯片等）垂直叠加，通过硅通孔或混合键合技术实现层间直接互连，无需中介层中转 —— 这也是 3D 与 2.5D 封装的本质区别。英特尔Foveros、三星X-Cube技术现已落地，是下一代超算与旗舰AI芯片的核心方向。
这类技术尽管领先，但面临成本高昂、制造工艺复杂的问题，还受制于供应链高度集中（尤其是台积电 CoWoS 产能紧张）带来的产能依赖与生态壁垒。
第二条路线，为Chiplet封装。其核心是将庞大SoC拆分为多个功能芯粒，按需选择最优制程代工，再通过封装整合实现完整功能。比如，将最关键的模块（如计算核心）用先进制程，把I/O、存储等对制程不敏感的模块用成熟制程，从而在整体性能和成本之间取得平衡。AMD便凭借Zen架构Chiplet方案，在x86CPU市场实现了份额的快速攀升。国内方面，长电科技、通富微电等龙头已实现规模化突破，多款国产Chiplet架构芯片落地。
Chiplet技术虽然实现了灵活的设计和成本优化，但面临着多芯粒集成带来的设计复杂度高、互联标准统一难以及潜在的系统级协同验证风险。
第三条路线，是扇出型封装（Fan-Out）。如果说2.5D/3D是高端专属，扇出型封装就是实现高性能与成本平衡的优选方案，它摒弃传统基板与引线框架，晶圆级直接制造重布线层（RDL），不仅显著缩小了封装体积、提升了散热效率，还提供了比2.5D封装更具竞争力的成本优势。
扇出型封装尽管性价比突出，但在面对极致I/O密度和超大规模集成需求时，其电气性能和设计灵活性相比2.5D/3D封装仍存差距。
第四条路线，是SiP系统级封装。SiP是消费电子、可穿戴设备、物联网、车载电子等碎片化场景的首选，核心满足“小体积、全功能、快落地”需求。通过将处理器、存储、传感器、射频等多类芯片整合进单一封装体，SiP实现完整系统功能，具备研发周期短、适配性强、集成度高的优势，是碎片化需求场景的高性价比方案。苹果iPhone、AirPods全系列大规模采用，国内车载、IoT厂商也依托SiP快速实现产品量产。
虽非参数最顶尖，但SiP是应用范围最广、离终端市场最近的先进封装方案。
光刻机，在封装市场“火出圈”了
可以看到，当前的先进封装技术，已彻底脱离传统“组装” 范畴，迈入 “微纳制造” 的高阶阶段。光刻技术正是这一转型的核心支撑。
从技术角度看，晶圆级封装（WLP）直接在整片晶圆上进行封装，需要光刻技术定义布线层，精度要求达到纳米级；Chiplet 封装技术中，不同芯粒的“互连”需要超细线路，必须用光刻技术实现 “凸点”“ 重布线层” 的高精度制造；3D IC 封装技术中，芯片垂直堆叠后，通孔（TSV）的加工也需要光刻辅助定位。
当下的后端光刻市场，长期由佳能主导。如今该领域的竞争正在变得愈发激烈。据悉，ASML已开始供应其先进封装光刻系统Twinscan XT:260，首批出货始于2025年底。XT:260具备更高的吞吐量，称其生产率高达传统系统的四倍。该设备可以处理厚度在0.775到1.7毫米之间的基板，还能缓解因多芯片贴装引起的高达1毫米的翘曲。
尼康（Nikon）则计划于 2027 年 3 月切入该赛道，届时将形成佳能、ASML、尼康三方竞逐的市场格局，技术路线与成本控制的竞争将进一步激化。
AI 算力需求的爆发式增长成为封装光刻设备需求的核心驱动力。AI 处理器通过 2.5D/3D 封装将GPU与HBM深度集成，以突破存储带宽瓶颈，这一架构对中介层（interposer）的线路精度提出纳米级要求。台积电 CoWoS 封装产能的快速扩张印证了这一趋势：其月产能从 2024 年的 3.5 万片晶圆跃升至 2025 年底的 7 万片，预计 2026 年底将达到 13 万片，而英伟达、AMD 等头部客户的集中下单，直接推动了对高精度中介层光刻系统的需求激增。值得注意的是，随着封装尺寸持续扩大，制造商正从传统圆形硅晶圆转向矩形基板，以降低材料损耗率，这对光刻设备的基板适配性与制程灵活性提出了更高要求。
混合键合设备，先进封装的另一核心支柱
在光刻技术主导线路定义的同时，混合键合设备正以“互连革命” 的姿态，成为先进封装热潮中的另一关键增量。
作为传统热压键合与凸点键合的升级方案，混合键合技术（尤其 Cu-Cu 混合键合）通过金属与介电质的同步键合，将互连间距从传统方案的 40μm 压缩至 1-2μm，每平方厘米可实现百万级连接点，使芯片间数据传输带宽提升一个数量级，同时降低寄生电阻与功耗，成为 3D IC 堆叠、HBM 制造等高端封装场景的必选技术。上文四大先进封装技术也对混合键合技术提出明确需求，比如3D 封装作为其核心刚需场景，“垂直堆叠” 架构依赖混合键合实现层间直接互连；Chiplet 封装向高端化进阶过程中，AMD 等处理器通过混合键合解决芯粒间带宽瓶颈。
据悉，ASML正在研发混合键合设备，并与Prodrive、VDL-ETG两家供应商建立技术合作。这两家企业此前为ASML的EUV光刻机提供磁悬浮系统核心组件，其技术积累将为新型封装设备的精密运动控制提供关键支持。
ASML首席技术官Marco Pieters此前公开表示，封装环节的设备创新将成为半导体产业新的增长极，特别是混合键合技术能实现芯片间更密集的互连，这对设备精度提出极高要求。若混合键合设备研发成功，将与ASML现有产品线形成协同效应，使其覆盖从晶圆制造到封装测试的全产业链设备供应能力。
而混合键合与光刻技术的协同，构成了先进封装的核心制造闭环：光刻技术负责线路与键合 pad 的精准定义，混合键合设备实现芯片间的高密度互连，两者共同支撑起 “微纳制造 + 异构集成” 的先进封装体系。
3.5D封装，巨头们都下场了
面对AI带来的计算需求，博通、AMD、英特尔、三星等半导体巨头正凭借各自的核心技术方案，共同定义3.5D封装。
早在2023年，AMD就发布了业界瞩目的MI300系列AI加速器，成为首家将3.5D封装技术引入量产的计算巨头。AMD的3.5D封装本质上是将台积电两大尖端工艺进行了融合创新：既采用了基于Cu-Cu混合键合的SoIC 3D堆叠技术，将GPU计算芯片或CPU芯片垂直堆叠在I/O芯片（IOD）之上，实现了超15倍的互连密度提升与极致能效；同时又依托CoWoS 2.5D硅中介层，将多个3D堆叠模块与HBM3内存进行高密度并排互连。这种3D堆叠计算芯片+2.5D集成内存与I/O的复合架构，正是AMD所定义的“3.5D封装”
博通也于近日宣布了一项重要进展：基于其XDSiP 3.5D平台、采用2nm制程的定制计算SoC已正式交付富士通，将用于AI超算集群。该技术由博通于2024年推出，其核心“杀手锏”在于采用了面对面（F2F）混合铜键合技术。
与传统的“面背堆叠（F2B）”不同，博通直接将2nm的计算芯片与5nm的SRAM缓存芯片“正面贴正面”地键合在一起。这种原子级的铜-铜连接，使得每平方毫米可达成数万个互联点，大幅提升了芯片间的互联密度，同时显著降低了接口功耗。这种高密度、低功耗的互联能力，为算力密集型应用提供了基础。据悉，3.5D XDSiP 所采用的 F2F HCB 技术，很可能是台积电 SoIC-X（无凸块）堆叠技术的专属落地方案。和AMD的方案类似，尽管该方案采用了博通自主研发的设计架构与自动化流程，但因其同时融合了 2.5D 集成与 3D 堆叠两种技术，因此被定义为 “3.5D” 封装。
三星的先进封装技术主要分为两大类：属于2.5D封装的I-Cube和属于3DIC 的X-Cube。与此同时，三星电子的先进封装（AVP）部门也正在主导开发“半导体3.3D先进封装技术”，目标应用于AI半导体芯片，2026年第二季度量产。该技术通过安装RDL中介层替代硅中介层来连接逻辑芯片和HBM；并通过3D堆叠技术将逻辑芯片堆叠在LLC上。三星预计，新技术商业化之后，与现有硅中介层相比，性能不会下降，成本可节省22%。三星还将在3.3D封装引进“面板级封装 (PLP)”技术。
英特尔也在开发结合3D封装和2.5D封装的3.5D封装技术。英特尔代工的先进系统封装及测试（Intel Foundry ASAT）的技术组合，包括 FCBGA 2D、FCBGA 2D+、EMIB 2.5D、EMIB 3.5D、Foveros 2.5D & 3D 和 Foveros Direct 3D 等多种技术。其EMIB 技术系列在芯片互连领域取得了重要突破。2.5D 版本采用的嵌入式硅桥技术，其最小线宽 / 线距达到 10μm / 10μm，互连密度提升至 1500 个连接点 / mm²。3.5D 版本通过硅通孔 (TSV) 技术实现垂直互连，通孔直径控制在 5μm，深宽比达到 10:1，支持最多 4 层芯片的立体堆叠。
可以看到，在下一代先进封装——3.5D/3.3D技术开发中，混合键合技术也均为关键词。
根据Global Market Insights 市场数据显示，该市场预计将从2026年的374亿美元增长至2031年的620亿美元，并在2035年达到953亿美元，预测期内复合年增长率为11%。未来，设备的技术迭代速度、与芯片设计的协同优化能力，将成为决定 3.5D 封装产业竞争力的核心变量。
本文来自微信公众号 “半导体产业纵横”（ID：ICViews），作者：丰宁，36氪经授权发布。
