300mm氮化镓，全球首发

在IEDM 2025上，英特尔首次展示了一种基于300mm硅基氮化镓工艺的氮化镓Chiplet技术。该氮化镓Chiplet技术具有以下特点：

• 业界最薄的氮化镓Chiplet，其底层硅衬底厚度仅为19µm，取自完全加工、减薄和单晶化的300mm硅基氮化镓晶圆，并展现出卓越的晶体管性能和品质因数；
• 业界首个采用单片集成氮化镓N-MOSHEMT和硅PMOS工艺的全功能集成片上CMOS数字电路库，涵盖反相器、逻辑门、多路复用器、触发器和环形振荡器等；
• TDDB、pBTI、HTRB和HCI测试结果令人满意，表明该300mm氮化镓MOSHEMT技术能够满足所需的可靠性指标。

英特尔认为，这项工作中展示的技术要素表明，300mm GaN-on-silicon 技术是一种有吸引力且功能强大的Chiplet技术，适用于高性能、高密度、高效功率和高速/射频电子产品。

引言

随着计算解决方案向更高功率扩展以应用于图形和服务器平台，以及新兴的 5G/6G 通信不断提高数据速率，氮化镓 (GaN) 和先进的 3D 封装等半导体技术在提供超越当前硅和 III-V 族技术的更高性能、更高效率、更高集成度和更高密度方面，正发挥着越来越重要的作用。

在此前，就有专家提出了 300mm GaN-on-silicon 技术，由于其卓越的性能指标 (FoM) 以及将低电压至 48V GaN 与硅 CMOS 集成的能力，正成为高密度、高性能功率和高速/射频电子器件领域极具吸引力的技术。图 1 展示了 GaN 负载点电源解决方案的潜在发展方向：从分立式主板电压调节器 (MBVR) 到采用 GaN 功率芯片的Chiplet集成，以满足对更高功率密度、更高效率（例如，降低 I²R 布线损耗）和更紧密集成度的需求。

本文展示了实现基于 300mm 硅基 GaN 工艺的 GaN Chiplet技术所需的技术要素。图 2 展示了 GaN Chiplet集成的示例。

首先，值得注意的是，该复合体中用于容纳Chiplet的空间非常有限（在所有 xyz 方向上）。因此，GaN 晶体管技术需要具备高密度和高性能，能够提供接近或超过 10 A/mm² 的高电流密度。此前，我们证明了 300mm 的硅基 GaN MOSHEMT 技术可以实现电流密度接近 ~10 A/mm² 的功率芯片。此外，GaN Chiplet需要超薄（<<50 µm），以便实现短（低纵横比）、低电阻的硅通孔 (TSV)，从而降低电阻损耗并实现可接受的散热。

在这项工作中，我们展示了业界首个采用厚度仅为 19 µm 的硅衬底的 GaN Chiplet，该硅衬底取自经过全面加工、减薄和单晶化的 300 mm GaN on-silicon 晶圆。

其次，GaN Chiplet必须尽可能完整，具备所需的各种功能，例如 CMOS 控制器 、低漏电 CMOS 驱动器、偏置电路（例如 PMOS 电流镜）和遥测电路等。集成 CMOS 驱动器（例如 DrGaN）和死区时间控制器等功能对于实现最佳效率和快速开关以缩小无源器件尺寸至关重要。该复杂结构中没有空间容纳例如 CMOS 配套芯片。仅仅为了访问少量 CMOS 组件而在芯片之间进行布线效率低下。

因此，对于GaNChiplet技术而言，至关重要的是将关键的CMOS元件集成并实现在同一GaN芯片上。

为此，我们首次展示了一个功能齐全、完全集成的片上CMOS数字电路库，涵盖反相器、逻辑门、多路复用器、触发器和环形振荡器等，所有电路均采用单片集成GaN N-MOSHEMT和Si PMOS工艺实现，该工艺通过层转移技术实现，并使用统一工艺设计套件(PDK)进行设计。

第三，GaN MOSHEMT晶体管技术必须满足基本的可靠性要求。在这项工作中，我们展示了温度相关介质击穿（TDDB）、正偏压温度稳定性（pBTI）、高温反向偏压（HTRB）和热载流子注入（HCI）方面的良好结果，这表明300mm GaN MOSHEMT技术能够满足这些可靠性指标。

从高性能 300 毫米硅基氮化镓晶圆中制备超薄 GaN Chiplet

图 3 展示了减薄并切割成单片的 300 mm GaN-on-silicon 晶圆的照片，包括 (b) 晶圆边缘和 (c) 晶圆内成功取出一个Chiplet（晶粒）的区域。该晶圆采用 SDBG（研磨前隐蔽切割：stealth dicing before grinding）工艺进行减薄和切割。

图 4(a-c) 展示了从图 3 所示的 300 mm GaN-on-silicon 晶圆中提取的 GaN Chiplet的 SEM 显微照片，显示了厚度仅为 19 µm 的底层硅衬底。横截面 SEM 显微照片显示了完全加工的后端互连堆叠和前端 GaN 器件。需要强调的是，这是业界最薄的完全加工的 300 mm GaN 晶圆。图 4(d) 展示了一个原型，其顶部 GaN Chiplet翻转后连接到底部晶圆上。

图 5 展示了从图 4 中的 GaN Chiplet测得的 GaN MOSHEMT（LG=30 nm，栅漏间距不同）晶体管的 ID-VG 特性。LG=30 nm 的 GaN 晶体管表现出优异的导通电阻 (RON)，以及低于 3 pA/µm 的低漏极和栅极漏电流。

图 6 展示了从图 4 中的 GaN Chiplet测得的 GaN MOSHEMT（LG=30 nm，LGD=1000 nm，LGFP=900 nm）的 ID-VD 特性。在图 6(b) 的 BVDS 测量过程中，在维持 78 V (@ 1 µA/µm) 的 VDS 后，该晶体管表现出稳定的 ID-VD 特性（变化小于 2%）。

图 7 显示了不同 LGD 和 LGFP 的 LG=30nm GaN MOSHEMT 的 Ron-BVDS 和 BVDS-LGD 特性，测量自图 4 中的 GaN Chiplet。

图 8 显示，最佳功率 FoM=Ron-QGG ~1 mΩ-nC 由 LG=30nm、LGD=200-250nm 的 GaN MOSHEMT 实现，测量自图 4 中的 GaN Chiplet。此前，我们采用相对较长沟道长度（LG=250nm）的 GaN MOSHEMT 的 300mm 硅基 GaN MOSHEMT 技术实现了约 10 A/mm² 的电流密度。本文表明，通过缩小晶体管几何尺寸和间距，可以实现低至 30nm 的短沟道长度（LG），因此有可能实现远大于 10 A/mm² 的电流密度。

图 9 展示了 GaN MOSHEMT 晶体管的射频性能。对于最短的 LG 为 30 nm，实现了 212/304 GHz 的高 fT/fMAX 值；在 LG 长达 130 nm 的范围内，峰值 fMAX 均大于 200 GHz。此处测得的射频数据（基于图 4 中的 GaN Chiplet）表明，该器件在射频和高速应用（例如光子学）方面具有良好的应用前景。这种 GaN Chiplet技术在这些应用中具有潜在的应用价值。

CMOS数字电路与GaN MOSHEMT在300mm硅基GaN上的集成

图10为单片集成在300mm硅基GaN晶圆上的GaN N-MOSHEMT晶体管和Si PMOS的透射电镜(TEM)图像。

图11为单片集成Si PMOS晶体管（LG=180 nm，RON=2411 Ω-µm，ION=0.35 mA/µm）和GaN MOSHEMT晶体管（LG=180 nm，RON=413 Ω-µm，ION=1.03 mA/µm）的ID-VG特性曲线。

图12为采用单片集成GaN N-MOSHEMT和Si PMOS实现的反相器，展示了测得的反相器Vout-Vin响应以及输入/输出波形。

图 13 显示了 NAND 门及其测量的输出波形和 (p, q) 输入波形。

图 14 显示了多路复用器 (MUX)，展示了 (p, q) 和 Select 输入信号的测量输出波形。

图 15 显示了采用相同单片工艺实现的环形振荡器布局，该振荡器包含 7213 级反相器和一个 214 分频器（由 D 触发器链组成）。在 300 mm GaN-on-Si 晶圆上，每级反相器的测量延迟为 33 ps ± 2 ps (1σ)。这是首次采用 300 mm 单片集成 GaN N-MOSHEMT 和 Si PMOS 工艺，展示了一个功能齐全的片上集成数字电路库。

300mm GaN MOSHEMT 可靠性

图 16 显示了 GaN MOSHEMT 栅极氧化层的时间相关介质击穿 (TDDB) 研究结果。根据测得的参数 (β, ASF, VAF)，计算得到的 Vmax 为 1.84 V，对应于 1000 mm (106 µm) 的晶体管宽度，在 90°C 下，10 年寿命，故障率为百万分之一。该 Vmax 足以满足此 GaN MOSHEMT 技术的需求，远低于 p-GaN HEMT 中常见的高栅极电压 (5-6 V)，因此驱动功耗远低于 p-GaN HEMT。

图 17 显示了 GaN MOSHEMT 的正偏压温度不稳定性 (pBTI) 研究结果。其中，阈值电压 (VT) 在饱和至约 +0.43 V 后稳定并停止增加，导通电阻 (Ron) 稳定在 503 Ω-µm（较初始值 416 Ω-µm 增加 21%）。这些结果表明需要进行“老化”过程，以使栅极感应陷阱达到饱和。在读出 (RO) 间隔期间，移除栅极应力 (Vg,stress)，并在应力移除后的 75 µs 短时间内测量晶体管参数。如此快速的读出可确保阈值电压 (VT) 在读出间隔期间不会显著恢复。

图 18 显示，在高温反向偏置 (HTRB) 研究中，对 GaN MOSHEMT 施加应力电压 VD,stress=72 V 和 VG,stress=-1 V 后，晶体管导通电阻稳定在初始值的 +16% ΔRon，并且晶体管栅极和漏极的漏电流在整个应力作用下保持稳定。这些结果表明，该器件经历了一个“老化”过程，其中漏极感应陷阱达到饱和。

图 19 显示了 GaN MOSHEMT 在不同应力电压 VD,stress 和不同漏极电流密度 ID,str 下的热载流子注入 (HCI) 研究结果。对应于 ID,str=0.1 mA/µm 的点是从 ID,str 从 0.3 到 0.9 mA/µm 的测量数据中投影得到的。失效时间 (TTF) 的测量基于失效准则，该准则通过观察漏极电流变化 ∆ID 达到 -20% 来定义。

根据测得的 HCI 数据，预计该晶体管能够承受 VD > ~15V 且 IDstr < 0.1 mA/µm 的 HCI 应力（1% 的时间），持续 10 年。TDDB、pBTI、HTRB 和 HCI 研究结果表明，该 300 mm GaN MOSHEMT 技术在满足可靠性指标方面具有良好的应用前景。

总结

本研究首次展示了一种基于 300mm GaN-on-silicon 的 GaN Chiplet技术。我们展示了业界最薄的 GaN Chiplet，其底层硅衬底厚度仅为 19 µm，该芯片取自经过全面加工、减薄和单晶化的 300mm GaN-on-silicon 晶圆，展现出卓越的晶体管性能和品质因数。

我们首次利用单片 GaN N-MOSHEMT 和 Si PMOS 工艺，展示了一个功能齐全、完全集成的片上 CMOS 数字电路库，从而实现了关键片上 CMOS 功能的集成。TDDB、pBTI、HTRB 和 HCI 研究的良好结果表明，该 300mm GaN MOSHEMT 技术能够满足所需的可靠性指标。

本文展示的Chiplet技术要素，推进了300mm硅基氮化镓技术的发展，使其成为高密度、高性能、高效率电力电子器件和高速/射频电子器件的理想选择。

本文来自微信公众号“半导体行业观察”（ID：icbank），作者：intel，36氪经授权发布。